上拉電阻應用原則
1、當 TTL 電路驅動 COMS 電路時，如果 TTL 電路輸出的高電平低于 COMS 電路的最低高電平（一般為 3。5V），這時就需要在 TTL 的輸出端接上拉電阻，以提高輸出高電平的值
2、OC 門電路“必須加上拉電阻，才能使用”。
3、為加大輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。
4、在 COMS 芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產生降低輸入阻抗，提供泄荷通路。
5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限增強抗干擾能力
6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。
7、長線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。
8、在數字電路中不用的輸入腳都要接固定電平，通過 1k 電阻接高電平或接地。
上拉電阻阻值選擇原則
1、從節約功耗及芯片的灌電流能力考慮應當足夠大；電阻大，電流小。
2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。
3、對于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮
以上三點，通常在 1k 到 10k 之間選取。對下拉電阻也有類似道理。
對上拉電阻和下拉電阻的選擇應“結合開關管特性和下級電路的輸入特性進行設定，主要需要考慮以下幾個因素”：
1。驅動能力與功耗的平衡。以上拉電阻為例，一般地說，上拉電阻越小，驅動能力越強，但功耗越大，設計是應注意兩者之間的均衡。
2。下級電路的驅動需求。同樣以上拉電阻為例，當輸出高電平時，開關管斷開，上拉電阻應適當選擇以能夠向下級電路提供足夠的電流。
3。高低電平的設定。不同電路的高低電平的門檻電平會有不同，電阻應適當設定以確保能輸出正確的電平。以上拉電阻為例，當輸出低電平時，開關管導通，上拉電阻和開關管導通電阻分壓值應確保在零電平門檻之下。
4。頻率特性。以上拉電阻為例，上拉電阻和開關管漏源級之間的電容和下級電路之間的輸入電容會形成“R
下拉電阻的設定的原則和上拉電阻是一樣的。
OC 門輸出高電平時是一個高阻態，其上拉電流要由上拉電阻來提供，設輸入端每端口不大于 100uA，設輸出口驅動電流約 500uA，標準工作電壓是 5V，輸入口的高低電平門限為 0.8V(低于此值為低電平)；2V(高電平門限值)。
選上拉電阻時：500uA x 8.4K= 4.2 即選大于 8.4K 時輸出端能下拉至 0.8V 以下，此為最小阻值，再小就拉不下來了。如果輸出口驅動電流較大，則阻值可減小，保證下拉時能低于 0.8V 即可。當輸出高電平時，忽略管子的漏電流，兩輸入口需 200uA，200uA x15K=3V 即上拉電阻壓降為 3V，輸出口可達到 2V，此阻值為最大阻值，再大就拉不到 2V 了。選 10K 可用。【最大壓降 / 最大電流、最小壓降 / 最小電流】
COMS 門的可參考 74HC 系列設計時管子的漏電流不可忽略，IO 口實際電流在不同電平下也是不同的，上述僅僅是原理，一句話概括為：“輸出高電平時要喂飽后面的輸入口，輸出低電平不要把輸出口喂撐了”（否則多余的電流喂給了級聯的輸入口，高于低電平門限值就不可靠了）
此外，還應注意以下幾點：
A、要看輸出口驅動的是什么器件，如果該器件需要高電壓的話，而輸出口的輸出電壓又不夠，就需要加上拉電阻。
B、如果有上拉電阻那它的端口在默認值為高電平，你要控制它必須用低電平才能控制如三態門電路三極管的集電極，或二極管正極去控制把上拉電阻的電流拉下來成為低電平。反之，
C、尤其用在接口電路中，為了得到確定的電平，一般采用這種方法，以保證正確的電路狀態，以免發生意外，比如，在電機控制中，逆變橋上下橋臂不能直通，如果它們都用同一個單片機來驅動，必須設置初始狀態。防止直通!
驅動盡量用灌電流 . 電阻在選用時，選用經過計算后與標準值最相近的一個！
P0 為什么要上拉電阻原因有：
1.P0 口片內無上拉電阻
2.P0 為 I/O 口工作狀態時，上方 FET 被關斷，從而輸出腳浮空，因此 P0 用于輸出線時為開漏輸出。
3. 由于片內無上拉電阻，上方 FET 又被關斷，P0 輸出 1 時無法拉升端口電平。
P0 是雙向口，其它 P1，P2，P3 是準雙向口。準雙向口是因為在讀外部數據時要先“準備”一下，為什么要準備一下呢？
單片機在讀準雙向口的端口時，先應給端口鎖存器賦 1，目的是使 FET 關斷，不至于因片內 FET 導通使端口鉗制在低電平。
上下拉一般選 10k！
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